เครือข่ายสื่อสารข้อมูลเอทีเอ็ม
(ATM-Asynchronous
Transfer Mode) จัดว่าเป็นเครือข่ายที่มีความสำคัญและคาด
ว่าจะถูกนำไปใช้เป็นเครือข่ายหลัก (core network) ทั้งใน
ระบบสื่อสารแบบใช้สายและแบบไร้สาย เนื่องจากเป็นเครือ
ข่ายที่มีสามารถรองรับคุณภาพของการให้บริการ (QoS-Quality
of Service) ได้หลายรูปแบบ ด้วยเหตุนี้จึงมีการวิจัยและพัฒนา
เพื่อให้ได้ผลิตภัณฑ์ที่เกี่ยวกับระบบเครือข่ายสื่อสารชนิดนี้เป็น
อันมาก โดยเฉพาะอย่างยิ่งด้านการวิจัยซึ่งมุ่งเน้นให้ส่วนสลับ
สัญญาณของเอทีเอ็มสวิตช์ (ATM switch core) มีความเร็วใน
การส่งผ่านข้อมูลสูงและมีเวลาหน่วงต่ำ (high bandwidth and
low latency) ซึ่งเพื่อให้บรรลุจุดประสงค์ดังกล่าว การพัฒนา
ส่วนสลับสัญญาณจึงต้องใช้ทั้งเทคนิคทางด้านสถาปัตยกรรม
การจัดการข้อมูลภายในสวิตช์และการผลิตชิปวงจรรวมใน
แบบเฉพาะงาน (ASIC-Application Specific Integrated Circuit)
ซึ่งประเด็นหลังเป็นสิ่งที่ทำให้การวิจัยเพื่อพัฒนาส่วนสลับ
สัญญาณเอทีเอ็มสมรรถนะสูงในประเทศไทยเป็นไปได้ยาก
เนื่องจากไม่มีอุตสาหกรรมสร้างชิปวงจรรวมในประเทศ
อย่างไรก็ดีงานวิจัยทางด้านเอทีเอ็มสวิตช์นี้ก็มีความสำคัญ
เพื่อนำไปใช้พัฒนาอุปกรณ์อื่นๆ ของเครือข่ายสื่อสารได้
เพื่อให้การวิจัยเพื่อพัฒนาชิปสลับสัญญาณเอทีเอ็มเป็น
ไปได้ภายใต้งบประมาณที่จำกัด และยังคงสมรรถนะที่ยอมรับ
ได้ ผู้วิจัยจึงได้ทำการพัฒนาชิปนี้ด้วยเทคโนโลยี FPGA
(Field Programmable Gate Array) ซึ่งรองรับการออกแบบ
|
|
วงจรรวมดิจิตอลขนาดใหญ่มากได้เป็นอย่างดี
และสามารถ
แก้ไขการออกแบบและทราบผลการทำงานได้อย่างรวดเร็ว
ซึ่งผู้วิจัยได้พัฒนาส่วนสลับสัญญาณเอทีเอ็มซึ่งสามารถปรับ
เปลี่ยนสถาปัตยกรรมภายในได้ขนาด 4x4 พอร์ต แต่ละ
พอร์ตมีความเร็ว 160Mbps (สามารถรองรับมาตรฐานเอที
เอ็มที่ความเร็ว 155.52Mbps) โดยพัฒนาบนชิป FPGA รุ่น
APEX20K200E โดยใช้ทรัพยากรประมาณ 50% ของชิปหรือ
ราว 100,000 เกต โดยชิปนี้ติดต่อกับหน่วยความจำแบบ
SDRAM ขนาด 128MB เพื่อใช้พักข้อมูล และหน่วยความ
จำแบบ SRAM ขนาด 256KB เพื่อเก็บตารางในการสวิตช์
โดยการเลือกใช้ SDRAM สำหรับพักข้อมูลเนื่องจากมีขนาด
ใหญ่และสามารถเข้าถึงได้แบบ busrt จึงทำให้การอ่าน/
เขียนข้อมูลเซลล์ของเอทีเอ็ม (คราวละ 64 ไบต์) เป็นไปได้
ด้วยความรวดเร็ว ในขณะนี้การอ่านตารางจะอ่านข้อมูลน้อย
กว่าแต่ต้องการความเร็วในการเข้าถึงมากกว่าจึงเลือกใช้
SRAM ผลการจำลองแบบ (simulation) แสดงให้เห็นว่า
ส่วนสลับสัญญาณทำงานได้ถูกต้องที่ความเร็ว 160Mbps
ต่อพอร์ต หรือแบนด์วิดท์รวมเท่ากับ 1.28Gbps ในขณะ
ที่มีเวลาหน่วงภายในสวิตช์น้อยกว่า 1uS (10-6 วินาที)
ขณะนี้กำลังอยู่ในขึ้นตอนการพัฒนาส่วนทดสอบส่วนสลับ
สัญญาณ เพื่อทดสอบการทำงานจริงบนชิป FPGA ซึ่งคาด
ว่าจะแล้วเสร็จในเดือนมีนาคม 2546 |
